RTL Modeling with System Verilog for Simulation and Synthesis : Using System Verilog for ASIC and FPGA Design /

Gorde:
Xehetasun bibliografikoak
Egile nagusia: Sutherland, Stuart (autor)
Formatua: Liburua
Hizkuntza:ingelesa
Argitaratua: Tualatin, EUA : Sutherland HDL, 2017, c2017
Gaiak:
Etiketak: Etiketa erantsi
Etiketarik gabe, Izan zaitez lehena erregistro honi etiketa jartzen!
Aleari buruzko argibideak IT1
Sailkapena:
621. 392 SUT
Ejemplar 0500365990
Disponible
Préstamo 7 días a 90
Bilduma:
Colección General
Oharrak:
Ubicar en Nivel 2 Norte Área de Colección General
Ejemplar 0500365987
Disponible
Préstamo 7 días a 90
Bilduma:
Colección General
Oharrak:
Ubicar en Nivel 2 Norte Área de Colección General