RTL Modeling with System Verilog for Simulation and Synthesis : Using System Verilog for ASIC and FPGA Design /

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Bibliographische Detailangaben
1. Verfasser: Sutherland, Stuart (autor)
Format: Buch
Sprache:Englisch
Veröffentlicht: Tualatin, EUA : Sutherland HDL, 2017, c2017
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Bestandsangaben von IT1
Signatur:
621. 392 SUT
Ejemplar 0500365990
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Colección General
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Ejemplar 0500365987
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