RTL Modeling with System Verilog for Simulation and Synthesis : Using System Verilog for ASIC and FPGA Design /
Gardado en:
| Autor Principal: | |
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| Formato: | Libro |
| Idioma: | inglés |
| Publicado: |
Tualatin, EUA :
Sutherland HDL,
2017, c2017
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| Etiquetas: |
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| Descrición Física: | XXXI, 453 p. |
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| Público: | 2022 BO Especialidad en Sistemas Embebidos |
| ISBN: | 978-1-5467-7634-5 |