RTL Modeling with System Verilog for Simulation and Synthesis : Using System Verilog for ASIC and FPGA Design /

Uloženo v:
Podrobná bibliografie
Hlavní autor: Sutherland, Stuart (autor)
Médium: Kniha
Jazyk:angličtina
Vydáno: Tualatin, EUA : Sutherland HDL, 2017, c2017
Témata:
Tagy: Přidat tag
Žádné tagy, Buďte první, kdo vytvoří štítek k tomuto záznamu!
Informace o exemplářích z: IT1
Signatura:
621. 392 SUT
Ejemplar 0500365990
Disponible
Préstamo 7 días a 90
Sbírka:
Colección General
Poznámky:
Ubicar en Nivel 2 Norte Área de Colección General
Ejemplar 0500365987
Disponible
Préstamo 7 días a 90
Sbírka:
Colección General
Poznámky:
Ubicar en Nivel 2 Norte Área de Colección General