Writing Testbenches Using SystemVerilog /
Se presentan aquí las características, metodología y modelos de uso de verificación funcional con lenguaje Verilog, que forman parte de SystemVerilog, que pueden aplicarse tanto a simuladores, como a complejas herramientas de gestión.
Salvato in:
| Autore principale: | |
|---|---|
| Natura: | Libro |
| Lingua: | inglese |
| Pubblicazione: |
Nueva York, EUA :
Springer,
2006, c2006
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| Soggetti: | |
| Accesso online: | Ver documento en línea |
| Tags: |
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