Writing Testbenches Using SystemVerilog /
Se presentan aquí las características, metodología y modelos de uso de verificación funcional con lenguaje Verilog, que forman parte de SystemVerilog, que pueden aplicarse tanto a simuladores, como a complejas herramientas de gestión.
I tiakina i:
| Kaituhi matua: | |
|---|---|
| Hōputu: | Pukapuka |
| Reo: | Ingarihi |
| I whakaputaina: |
Nueva York, EUA :
Springer,
2006, c2006
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| Ngā marau: | |
| Urunga tuihono: | Ver documento en línea |
| Ngā Tūtohu: |
Kāore He Tūtohu, Me noho koe te mea tuatahi ki te tūtohu i tēnei pūkete!
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Ipurangi
Ver documento en línea| Tau karanga: |
621. 392 BER
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|---|---|---|---|
| Ejemplar 418348-1 |
Disponible
Préstamo en línea
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Kohinga:
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Ngā tuhipoka:
Consultar en línea
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