Writing Testbenches Using SystemVerilog /
Se presentan aquí las características, metodología y modelos de uso de verificación funcional con lenguaje Verilog, que forman parte de SystemVerilog, que pueden aplicarse tanto a simuladores, como a complejas herramientas de gestión.
محفوظ في:
| المؤلف الرئيسي: | |
|---|---|
| التنسيق: | كتاب |
| اللغة: | الإنجليزية |
| منشور في: |
Nueva York, EUA :
Springer,
2006, c2006
|
| الموضوعات: | |
| الوصول للمادة أونلاين: | Ver documento en línea |
| الوسوم: |
لا توجد وسوم, كن أول من يضع وسما على هذه التسجيلة!
|
كن أول من يترك تعليقا!