Writing Testbenches Using SystemVerilog /
Se presentan aquí las características, metodología y modelos de uso de verificación funcional con lenguaje Verilog, que forman parte de SystemVerilog, que pueden aplicarse tanto a simuladores, como a complejas herramientas de gestión.
Bewaard in:
| Hoofdauteur: | |
|---|---|
| Formaat: | Boek |
| Taal: | Engels |
| Gepubliceerd in: |
Nueva York, EUA :
Springer,
2006, c2006
|
| Onderwerpen: | |
| Online toegang: | Ver documento en línea |
| Tags: |
Geen labels, Wees de eerste die dit record labelt!
|
Wees de eerste die reageert!