Writing Testbenches Using SystemVerilog /
Se presentan aquí las características, metodología y modelos de uso de verificación funcional con lenguaje Verilog, que forman parte de SystemVerilog, que pueden aplicarse tanto a simuladores, como a complejas herramientas de gestión.
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| Главный автор: | |
|---|---|
| Формат: | |
| Язык: | английский |
| Опубликовано: |
Nueva York, EUA :
Springer,
2006, c2006
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Internet
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621. 392 BER
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| Ejemplar 418348-1 |
Disponible
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