Writing Testbenches Using SystemVerilog /
Se presentan aquí las características, metodología y modelos de uso de verificación funcional con lenguaje Verilog, que forman parte de SystemVerilog, que pueden aplicarse tanto a simuladores, como a complejas herramientas de gestión.
Bewaard in:
| Hoofdauteur: | |
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| Formaat: | Boek |
| Taal: | Engels |
| Gepubliceerd in: |
Nueva York, EUA :
Springer,
2006, c2006
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| Onderwerpen: | |
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Internet
Ver documento en línea| Plaatsingsnummer: |
621. 392 BER
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|---|---|---|---|
| Ejemplar 418348-1 |
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