Writing Testbenches Using SystemVerilog /
Se presentan aquí las características, metodología y modelos de uso de verificación funcional con lenguaje Verilog, que forman parte de SystemVerilog, que pueden aplicarse tanto a simuladores, como a complejas herramientas de gestión.
Shranjeno v:
| Glavni avtor: | |
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| Format: | Knjiga |
| Jezik: | angleščina |
| Izdano: |
Nueva York, EUA :
Springer,
2006, c2006
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| Teme: | |
| Online dostop: | Ver documento en línea |
| Oznake: |
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Internet
Ver documento en línea| Signatura: |
621. 392 BER
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|---|---|---|---|
| Ejemplar 418348-1 |
Disponible
Préstamo en línea
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Colección:
Libros electrónicos en línea
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Note:
Consultar en línea
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