Writing Testbenches Using SystemVerilog /
Se presentan aquí las características, metodología y modelos de uso de verificación funcional con lenguaje Verilog, que forman parte de SystemVerilog, que pueden aplicarse tanto a simuladores, como a complejas herramientas de gestión.
Gardado en:
| Autor Principal: | |
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| Formato: | Libro |
| Idioma: | inglés |
| Publicado: |
Nueva York, EUA :
Springer,
2006, c2006
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| Temas: | |
| Acceso en liña: | Ver documento en línea |
| Etiquetas: |
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Internet
Ver documento en línea| Número de Clasificación: |
621. 392 BER
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| Ejemplar 418348-1 |
Disponible
Préstamo en línea
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Colección:
Libros electrónicos en línea
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Notas:
Consultar en línea
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