Writing Testbenches Using SystemVerilog /
Se presentan aquí las características, metodología y modelos de uso de verificación funcional con lenguaje Verilog, que forman parte de SystemVerilog, que pueden aplicarse tanto a simuladores, como a complejas herramientas de gestión.
সংরক্ষণ করুন:
| প্রধান লেখক: | |
|---|---|
| বিন্যাস: | গ্রন্থ |
| ভাষা: | ইংরেজি |
| প্রকাশিত: |
Nueva York, EUA :
Springer,
2006, c2006
|
| বিষয়গুলি: | |
| অনলাইন ব্যবহার করুন: | Ver documento en línea |
| ট্যাগগুলো: |
কোনো ট্যাগ নেই, প্রথমজন হিসাবে ট্যাগ করুন!
|
আন্তর্জাল
Ver documento en línea| ডাক সংখ্যা: |
621. 392 BER
|
||
|---|---|---|---|
| Ejemplar 418348-1 |
Disponible
Préstamo en línea
|
সংগ্রহ:
Libros electrónicos en línea
|
টীকা:
Consultar en línea
|