Writing Testbenches Using SystemVerilog /
Se presentan aquí las características, metodología y modelos de uso de verificación funcional con lenguaje Verilog, que forman parte de SystemVerilog, que pueden aplicarse tanto a simuladores, como a complejas herramientas de gestión.
Guardado en:
| Autor principal: | |
|---|---|
| Formato: | Libro |
| Idioma: | Inglés |
| Publicado: |
Nueva York, EUA :
Springer,
2006, c2006
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| Temas: | |
| Acceso en línea: | Ver documento en línea |
| Etiquetas: |
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