Writing Testbenches Using SystemVerilog /
Se presentan aquí las características, metodología y modelos de uso de verificación funcional con lenguaje Verilog, que forman parte de SystemVerilog, que pueden aplicarse tanto a simuladores, como a complejas herramientas de gestión.
Guardado en:
| Autor principal: | |
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| Formato: | Libro |
| Idioma: | Inglés |
| Publicado: |
Nueva York, EUA :
Springer,
2006, c2006
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| Temas: | |
| Acceso en línea: | Ver documento en línea |
| Etiquetas: |
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| Resumen: | Se presentan aquí las características, metodología y modelos de uso de verificación funcional con lenguaje Verilog, que forman parte de SystemVerilog, que pueden aplicarse tanto a simuladores, como a complejas herramientas de gestión. |
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| Descripción física: | 1 libro electrónico en línea (XXV, 411 p.) 1 recurso en línea |
| Público: | Peticiones 2019 |
| ISBN: | 978-0-387-31275-0 |
| Acceso: | 1 licencia |