Diseño e implementación de divisor de frecuencia e integración del SoC CDR adaptativo a jitter con LFSR para pruebas y PLL interno con tecnología BiCMOS de 130 nm /
Se presenta una herramienta de diseño por computadora para la analizar, caracterizar y optimizar múltiples versiones de estructuras analógicas para el bosquejo de circuitos integrados. Este instrumento busca reducir el tiempo de diseño de circuitos.
Salvato in:
| Autore principale: | |
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| Natura: | Tesi Libro |
| Lingua: | spagnolo |
| Pubblicazione: |
Guadalajara, México :
edición de autor,
2018
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| Soggetti: | |
| Accesso online: | Ver documento en línea |
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Accesso online
Ver documento en línea| Collocazione: |
EDS. 18
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|---|---|---|---|
| Ejemplar 412450-1 |
Disponible
Préstamo en línea
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Collezione:
Tesis del ITESO en línea
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Note:
Consultar en línea
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