Diseño e implementación de divisor de frecuencia e integración del SoC CDR adaptativo a jitter con LFSR para pruebas y PLL interno con tecnología BiCMOS de 130 nm /
Se presenta una herramienta de diseño por computadora para la analizar, caracterizar y optimizar múltiples versiones de estructuras analógicas para el bosquejo de circuitos integrados. Este instrumento busca reducir el tiempo de diseño de circuitos.
Wedi'i Gadw mewn:
| Prif Awdur: | |
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| Fformat: | Traethawd Ymchwil Llyfr |
| Iaith: | Sbaeneg |
| Cyhoeddwyd: |
Guadalajara, México :
edición de autor,
2018
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| Pynciau: | |
| Mynediad Ar-lein: | Ver documento en línea |
| Tagiau: |
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| Crynodeb: | Se presenta una herramienta de diseño por computadora para la analizar, caracterizar y optimizar múltiples versiones de estructuras analógicas para el bosquejo de circuitos integrados. Este instrumento busca reducir el tiempo de diseño de circuitos. |
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| Disgrifiad Corfforoll: | 1 tesis electrónica en línea (XI, 148 p.) 1 recurso en línea |