Diseño e implementación de divisor de frecuencia e integración del SoC CDR adaptativo a jitter con LFSR para pruebas y PLL interno con tecnología BiCMOS de 130 nm /

Se presenta una herramienta de diseño por computadora para la analizar, caracterizar y optimizar múltiples versiones de estructuras analógicas para el bosquejo de circuitos integrados. Este instrumento busca reducir el tiempo de diseño de circuitos.

Guardado en:
Detalles Bibliográficos
Autor principal: Núñez López, Francisco Javier (autor)
Formato: Tesis Libro
Idioma:Español
Publicado: Guadalajara, México : edición de autor, 2018
Temas:
Acceso en línea:Ver documento en línea
Etiquetas: Agrega una etiqueta
Sin etiquetas, Sé el primero en etiquetar este registro!

Internet

Ver documento en línea
Detalle de existencias desde IT2
Código Dewey:
EDS. 18
Ejemplar 412450-1
Disponible
Préstamo en línea
Colección:
Tesis del ITESO en línea
Notas:
Consultar en línea