Diseño e implementación de divisor de frecuencia e integración del SoC CDR adaptativo a jitter con LFSR para pruebas y PLL interno con tecnología BiCMOS de 130 nm /
Se presenta una herramienta de diseño por computadora para la analizar, caracterizar y optimizar múltiples versiones de estructuras analógicas para el bosquejo de circuitos integrados. Este instrumento busca reducir el tiempo de diseño de circuitos.
I tiakina i:
| Kaituhi matua: | |
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| Hōputu: | Tuhinga whakapae Pukapuka |
| Reo: | Pāniora |
| I whakaputaina: |
Guadalajara, México :
edición de autor,
2018
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| Ngā marau: | |
| Urunga tuihono: | Ver documento en línea |
| Ngā Tūtohu: |
Kāore He Tūtohu, Me noho koe te mea tuatahi ki te tūtohu i tēnei pūkete!
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Ipurangi
Ver documento en línea| Tau karanga: |
EDS. 18
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|---|---|---|---|
| Ejemplar 412450-1 |
Disponible
Préstamo en línea
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Kohinga:
Tesis del ITESO en línea
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Ngā tuhipoka:
Consultar en línea
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