Diseño e implementación de divisor de frecuencia e integración del SoC CDR adaptativo a jitter con LFSR para pruebas y PLL interno con tecnología BiCMOS de 130 nm /
Se presenta una herramienta de diseño por computadora para la analizar, caracterizar y optimizar múltiples versiones de estructuras analógicas para el bosquejo de circuitos integrados. Este instrumento busca reducir el tiempo de diseño de circuitos.
Enregistré dans:
| Auteur principal: | |
|---|---|
| Format: | Thèse Livre |
| Langue: | espagnol |
| Publié: |
Guadalajara, México :
edición de autor,
2018
|
| Sujets: | |
| Accès en ligne: | Ver documento en línea |
| Tags: |
Pas de tags, Soyez le premier à ajouter un tag!
|
Internet
Ver documento en línea| Cote: |
EDS. 18
|
||
|---|---|---|---|
| Ejemplar 412450-1 |
Disponible
Préstamo en línea
|
Collection:
Tesis del ITESO en línea
|
Notes:
Consultar en línea
|