Diseño e implementación de divisor de frecuencia e integración del SoC CDR adaptativo a jitter con LFSR para pruebas y PLL interno con tecnología BiCMOS de 130 nm /
Se presenta una herramienta de diseño por computadora para la analizar, caracterizar y optimizar múltiples versiones de estructuras analógicas para el bosquejo de circuitos integrados. Este instrumento busca reducir el tiempo de diseño de circuitos.
Bewaard in:
| Hoofdauteur: | |
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| Formaat: | Thesis Boek |
| Taal: | Spaans |
| Gepubliceerd in: |
Guadalajara, México :
edición de autor,
2018
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| Onderwerpen: | |
| Online toegang: | Ver documento en línea |
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Internet
Ver documento en línea| Plaatsingsnummer: |
EDS. 18
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|---|---|---|---|
| Ejemplar 412450-1 |
Disponible
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Collectie:
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