Diseño e implementación de divisor de frecuencia e integración del SoC CDR adaptativo a jitter con LFSR para pruebas y PLL interno con tecnología BiCMOS de 130 nm /
Se presenta una herramienta de diseño por computadora para la analizar, caracterizar y optimizar múltiples versiones de estructuras analógicas para el bosquejo de circuitos integrados. Este instrumento busca reducir el tiempo de diseño de circuitos.
Збережено в:
| Автор: | |
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| Формат: | Дисертація Книга |
| Мова: | Іспанська |
| Опубліковано: |
Guadalajara, México :
edición de autor,
2018
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| Предмети: | |
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Інтернет
Ver documento en línea| Шифр: |
EDS. 18
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| Ejemplar 412450-1 |
Disponible
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Колекція:
Tesis del ITESO en línea
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Примітки:
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