System-on-Chip Test Architectures : Nanometer Design for Testability /

Contenido: 1) Introducción; 2) Prueba digital de arquitectura; 3) Diseño falla-tolerancia; 4) Prueba de arquitectura sistema/red en un chip; 5) Prueba de arquitectura SIP; 6) Demora de prueba; 7) Prueba de baja potencia; 8) Enfrentar las fallas físicas, pequeños errores y problemas de confiabilidad;...

Deskribapen osoa

Xehetasun bibliografikoak

Egile nagusia:	Wang, Laung-Terng (ed.)
Beste egile batzuk:	Stroud, Charles E. (edición) (edición), Touba, Nur A. (edición) (edición)
Formatua:	Liburua
Hizkuntza:	ingelesa
Argitaratua:	Burlington, EUA : Morgan Kaufmann, 2008, c2008
Saila:	(The Morgan Kaufmann Series in Systems on Silicon)
Gaiak:	Sistemas Embebidos - > Prueba y Medición - > Tema Principal VLSI - > Prueba y Medición - > Tema Principal VLSI - > Diseño y Construcción - > Tema Principal Sistemas Electrónicos Electrónica Digital Nanotecnología Ingeniería Electrónica
Etiketak:	Etiketa erantsi Etiketarik gabe, Izan zaitez lehena erregistro honi etiketa jartzen!