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Graphical Framework for Automatic Generation of Custom UVM Testbenches in SystemVerilog Applied for the Validation of a SerDes DUT /

Gardado en:
Autor Principal: Limones Mora, César Fernando (autor)
Outros autores: Rivas Villegas, Rogelio (autor) (autor)
Formato: Tesis Libro
Idioma:inglés
Publicado: Guadalajara, México : edición de autor, 2021
Temas:
VERILOG (Lenguaje de Descripción del Soporte Físico)
Lenguajes de Programación
Programación (Software)
Circuitos Integrados - > Diseño y Construcción
Circuitos Integrados - > Prueba y Medición - > Tema Principal
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Número de Clasificación:
MLD. 98
Ejemplar 443393-1
Disponible
Préstamo en línea
Colección:
Tesis del ITESO en línea
Notas:
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