Graphical Framework for Automatic Generation of Custom UVM Testbenches in SystemVerilog Applied for the Validation of a SerDes DUT /
Bewaard in:
| Hoofdauteur: | |
|---|---|
| Andere auteurs: | |
| Formaat: | Thesis Boek |
| Taal: | Engels |
| Gepubliceerd in: |
Guadalajara, México :
edición de autor,
2021
|
| Onderwerpen: | |
| Online toegang: | Ver documento en línea |
| Tags: |
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MARC
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| 037 | |a Acervo ITESO - Biblioteca | ||
| 041 | |a ING | ||
| 090 | |a MLD. 98 | ||
| 100 | |a Limones Mora, César Fernando |e (autor) | ||
| 245 | 1 | 0 | |a Graphical Framework for Automatic Generation of Custom UVM Testbenches in SystemVerilog Applied for the Validation of a SerDes DUT / |c C.F. Limones Mora, R. Rivas Villegas. |
| 264 | 1 | |a Guadalajara, México : |b edición de autor, |c 2021 | |
| 300 | |a 1 tesis electrónica en línea (269 p.) | ||
| 300 | |a 1 recurso en línea | ||
| 336 | |a datos para computadora |b cod |2 rdacontenido | ||
| 337 | |a computadora |b c |2 rdamedio | ||
| 338 | |a recurso en línea |b cr |2 rdasoporte | ||
| 502 | |a ITESO Tesis de Maestría en Diseño Electrónico | ||
| 649 | |a XX | ||
| 650 | |a VERILOG (Lenguaje de Descripción del Soporte Físico) | ||
| 650 | |a Lenguajes de Programación | ||
| 650 | |a Programación (Software) | ||
| 650 | |a Circuitos Integrados - |x Diseño y Construcción | ||
| 650 | |a Circuitos Integrados - |x Prueba y Medición - |x Tema Principal | ||
| 650 | |a Microprocesadores | ||
| 650 | |a Componentes (Hardware) | ||
| 650 | |a Interfaz (Electrónica) | ||
| 650 | |a Señales y Transmisión de Señales | ||
| 650 | |a Microelectrónica | ||
| 650 | |a Electrónica Digital | ||
| 650 | |a Ingeniería Electrónica | ||
| 700 | |a Rivas Villegas, Rogelio |e (autor) | ||
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| 910 | |a Fondo General | ||
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| 902 | |a https://opac.biblio.iteso.mx/vufind/Record/000443393 | ||