Graphical Framework for Automatic Generation of Custom UVM Testbenches in SystemVerilog Applied for the Validation of a SerDes DUT /

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Detalles Bibliográficos
Autor principal:	Limones Mora, César Fernando (autor)
Otros autores:	Rivas Villegas, Rogelio (autor)
Formato:	Tesis Libro
Idioma:	Inglés
Publicado:	Guadalajara, México : edición de autor, 2021
Temas:	VERILOG (Lenguaje de Descripción del Soporte Físico) Lenguajes de Programación Programación (Software) Circuitos Integrados - > Diseño y Construcción Circuitos Integrados - > Prueba y Medición - > Tema Principal Microprocesadores Componentes (Hardware) Interfaz (Electrónica) Señales y Transmisión de Señales Microelectrónica Electrónica Digital Ingeniería Electrónica
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