Graphical Framework for Automatic Generation of Custom UVM Testbenches in SystemVerilog Applied for the Validation of a SerDes DUT /

Những quyển sách tương tự

• Writing Testbenches Using SystemVerilog /
  Bằng: Bergeron, Janick
  Được phát hành: (2006)
• Logic Design and Verification Using SystemVerilog /
  Bằng: Thomas, Donald E.
  Được phát hành: (2014)
• SystemVerilog Assertions and Functional Coverage : Guide to Language, Methodology and Applications /
  Bằng: Mehta, Ashok B.
  Được phát hành: (2020)
• SystemVerilog for Hardware Description : RTL Design and Verification /
  Bằng: Taraate, Vaibbhav
  Được phát hành: (2020)
• Verilog for Example : A Concise Introduction for FPGA Design /
  Bằng: Readler, Blaine C.
  Được phát hành: (2011)