Diseño e implementación de divisor de frecuencia e integración del SoC CDR adaptativo a jitter con LFSR para pruebas y PLL interno con tecnología BiCMOS de 130 nm /
Se presenta una herramienta de diseño por computadora para la analizar, caracterizar y optimizar múltiples versiones de estructuras analógicas para el bosquejo de circuitos integrados. Este instrumento busca reducir el tiempo de diseño de circuitos.
Guardat en:
| Autor principal: | |
|---|---|
| Format: | Thesis Llibre |
| Idioma: | espanyol |
| Publicat: |
Guadalajara, México :
edición de autor,
2018
|
| Matèries: | |
| Accés en línia: | Ver documento en línea |
| Etiquetes: |
Sense etiquetes, Sigues el primer a etiquetar aquest registre!
|
Ítems similars: Diseño e implementación de divisor de frecuencia e integración del SoC CDR adaptativo a jitter con LFSR para pruebas y PLL interno con tecnología BiCMOS de 130 nm /
- Analog BiCMOS Design : Practices and Pitfalls /
- Serializer Design for a SerDes Chip in 130nm CMOS Technology /
- Test Modules Design for a SerDes Chip in 130nm CMOS Technology /
- Design of the Analog Transmitter Module in 130 nm CMOS Technology /
- Reporte de formación complementaria en área de diseño de circuitos integrados digitales /
- Formación complementaria en área de concentración : diseño de circuitos integrados analógicos /