Diseño e implementación de divisor de frecuencia e integración del SoC CDR adaptativo a jitter con LFSR para pruebas y PLL interno con tecnología BiCMOS de 130 nm /

Se presenta una herramienta de diseño por computadora para la analizar, caracterizar y optimizar múltiples versiones de estructuras analógicas para el bosquejo de circuitos integrados. Este instrumento busca reducir el tiempo de diseño de circuitos.

Saved in:
Bibliographic Details
Main Author: Núñez López, Francisco Javier (autor)
Format: Thesis Book
Language:Español
Published: Guadalajara, México : edición de autor, 2018
Subjects:
Online Access:Ver documento en línea
Tags: Add Tag
No Tags, Be the first to tag this record!