Digital System Test and Testable Design Using HDL Models and Architectures /
Contenido: 1) Verilog HDL para diseño y prueba; 2) Modelado de fallas y defectos; 3) Aplicaciones y métodos de simulación de fallos; 4) Métodos y algoritmos de generación de patrones de prueba; 5) Algoritmos de generación de pruebas deterministas; 6) Diseño para prueba por medio de escaneo; 7) Métod...
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| 1. Verfasser: | |
|---|---|
| Format: | Buch |
| Sprache: | Englisch |
| Veröffentlicht: |
Nueva York, EUA :
Springer,
2011, c2011
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| Schlagworte: | |
| Online-Zugang: | Ver documento en línea |
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| 264 | 1 | |a Nueva York, EUA : |b Springer, |c 2011, c2011 | |
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| 520 | |a Contenido: 1) Verilog HDL para diseño y prueba; 2) Modelado de fallas y defectos; 3) Aplicaciones y métodos de simulación de fallos; 4) Métodos y algoritmos de generación de patrones de prueba; 5) Algoritmos de generación de pruebas deterministas; 6) Diseño para prueba por medio de escaneo; 7) Método estándar de acceso a la prueba IEEE; 8) Lógica construida en autoprueba; 9) Prueba de compresión; 10) Prueba de memoria por medio de memoria BIST. | ||
| 521 | |a 2015 BO Maestría en Diseño Electrónico | ||
| 649 | |a XX | ||
| 650 | |a VERILOG (Lenguaje de Descripción del Soporte Físico) - |x Tema Principal | ||
| 650 | |a Circuitos Integrados - |x Simulación por Computadora - |x Tema Principal | ||
| 650 | |a Circuitos Integrados - |x Diseño y Construcción | ||
| 650 | |a Arquitectura de Computadoras | ||
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