Writing Testbenches : Functional Verification of HDL Models /
Contenido: ¿Qué es la verificación?; Herramientas de verificación; Plan de verificación; Modelos de alto nivel; Estímulos y respuestas; Pruebas de arquitectura (computadoras); Gestión de simulación; Guías de codificación.
I tiakina i:
| Kaituhi matua: | |
|---|---|
| Hōputu: | Pukapuka |
| Reo: | Ingarihi |
| I whakaputaina: |
Nueva York, EUA :
Springer,
2003, c2003
|
| Putanga: | 2a edición |
| Ngā marau: | |
| Ngā Tūtohu: |
Kāore He Tūtohu, Me noho koe te mea tuatahi ki te tūtohu i tēnei pūkete!
|
MARC
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|---|---|---|---|
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| 037 | |a Acervo ITESO - Biblioteca | ||
| 041 | |a ING | ||
| 082 | |a 621. 3815 |b BER | ||
| 100 | |a Bergeron, Janick |e (autor) | ||
| 245 | 1 | 0 | |a Writing Testbenches : |b Functional Verification of HDL Models / |c J. Bergeron ; pról. de Harry Foster. |
| 250 | |a 2a edición | ||
| 264 | 4 | |a Nueva York, EUA : |b Springer, |c 2003, c2003 | |
| 300 | |a XXX, 475 p. | ||
| 336 | |a texto |b txt |2 rdacontenido | ||
| 337 | |a sin mediación |b n |2 rdamedio | ||
| 338 | |a volumen |b nc |2 rdasoporte | ||
| 520 | |a Contenido: ¿Qué es la verificación?; Herramientas de verificación; Plan de verificación; Modelos de alto nivel; Estímulos y respuestas; Pruebas de arquitectura (computadoras); Gestión de simulación; Guías de codificación. | ||
| 649 | |a XX | ||
| 650 | |a Circuitos Integrados - |x Prueba y Medición - |x Tema Principal | ||
| 650 | |a Electrónica Digital | ||
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| 650 | |a Métodos de Simulación | ||
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| 650 | |a Ingeniería Electrónica | ||
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