Metodología de cobertura para la validación de circuitos integrados /
Wedi'i Gadw mewn:
| Prif Awdur: | |
|---|---|
| Awduron Eraill: | |
| Fformat: | Traethawd Ymchwil Llyfr |
| Iaith: | Sbaeneg |
| Pynciau: | |
| Tagiau: |
Dim Tagiau, Byddwch y cyntaf i dagio'r cofnod hwn!
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MARC
| LEADER | 00000nam^a2200000^a^4500 | ||
|---|---|---|---|
| 001 | 000297484 | ||
| 005 | 20250521000000.0 | ||
| 009 | 20260310112339.909 | ||
| 037 | |a Acervo ITESO - Biblioteca | ||
| 041 | |a ESP | ||
| 090 | |a EDC. 20 | ||
| 100 | |a Arceo Salcido, Ana Laura |e (autor) | ||
| 245 | 1 | 0 | |a Metodología de cobertura para la validación de circuitos integrados / |c A.L. Arceo Salcido, F.A. Velarde González. |
| 264 | |a Guadalajara, México : |b edición de autor, |c 2009 | ||
| 300 | |a 1 disco compacto de computadora | ||
| 336 | |a datos para computadora |b cod |2 rdacontenido | ||
| 337 | |a computadora |b c |2 rdamedio | ||
| 338 | |a disco de computadora |b cd |2 rdasoporte | ||
| 502 | |a ITESO Reporte de Especialidad en Diseño de Circuitos Integrados | ||
| 649 | |a XX | ||
| 650 | |a VERILOG (Lenguaje de Descripción del Soporte Físico) | ||
| 650 | |a Circuitos Integrados - |x Prueba y Medición - |x Tema Principal | ||
| 650 | |a Circuitos Integrados - |x Simulación por Computadora | ||
| 650 | |a Electrónica Digital | ||
| 650 | |a Ingeniería Electrónica | ||
| 700 | |a Velarde González, Fabio Alberto | ||
| 910 | |a Fondo General | ||
| 920 | |a Electrónicos - Tesis del ITESO en Disco | ||
| 905 | |a 202 | ||
| 901 | |a 0500183274 |b IT2 |c STS |i D52279 |u 20250521 | ||
| 902 | |a https://opac.biblio.iteso.mx/vufind/Record/000297484 | ||