Diseño del ambiente de verificación para un decodificador de Viterbi /
Wedi'i Gadw mewn:
| Prif Awdur: | |
|---|---|
| Fformat: | Traethawd Ymchwil Llyfr |
| Iaith: | Sbaeneg |
| Pynciau: | |
| Tagiau: |
Dim Tagiau, Byddwch y cyntaf i dagio'r cofnod hwn!
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MARC
| LEADER | 00000nam^a2200000^a^4500 | ||
|---|---|---|---|
| 001 | 000280326 | ||
| 005 | 20250521000000.0 | ||
| 009 | 20260310111503.354 | ||
| 037 | |a Acervo ITESO - Biblioteca | ||
| 041 | |a ESP | ||
| 090 | |a EDC. 11 | ||
| 100 | |a Cuéllar Robles, Saúl |e (autor) | ||
| 245 | 1 | 0 | |a Diseño del ambiente de verificación para un decodificador de Viterbi / |c S. Cuéllar Robles. |
| 264 | |a Guadalajara, México : |b edición de autor, |c 2008 | ||
| 300 | |a 1 disco compacto de computadora | ||
| 336 | |a datos para computadora |b cod |2 rdacontenido | ||
| 337 | |a computadora |b c |2 rdamedio | ||
| 338 | |a disco de computadora |b cd |2 rdasoporte | ||
| 502 | |a ITESO Reporte de Especialidad en Diseño de Circuitos Integrados | ||
| 649 | |a XX | ||
| 650 | |a Algoritmos | ||
| 650 | |a Circuitos Integrados - |x Prueba y Medición - |x Tema Principal | ||
| 650 | |a Decodificadores (Electrónica) - |x Diseño y Construcción - |x Tema Principal | ||
| 650 | |a Señales (Telecomunicaciones) | ||
| 650 | |a Modelos Matemáticos | ||
| 650 | |a Ingeniería Electrónica | ||
| 910 | |a Fondo General | ||
| 920 | |a Electrónicos - Tesis del ITESO en Disco | ||
| 905 | |a 202 | ||
| 901 | |a 0500167219 |b IT2 |c STS |u 20250521 | ||
| 902 | |a https://opac.biblio.iteso.mx/vufind/Record/000280326 | ||