Logic Synthesis and Verification Algorithms Hachtel, Gary D. creator (autor) Somenzi, Fabio (autor) text monographic ING XXXII, 564 p. Contenido: Parte I Introducción: 1) Introducción; 2) Un paseo por la síntesis lógica con la ayuda de un ejemplo simple. -- Parte II Síntesis lógica de dos niveles: 3) Algebras booleanas; 4) Síntesis de circuitos de dos niveles; 5) Minimización heurística del circuitos de nivel dos; 6) Diagramas de decisión binarios (BDDs). -- Parte III Modelos de sistemas secuenciales: 7) Modelos de sistemas secuenciales; 8) Síntesis y verificación de maquinas de estados finitos; 9) Autómatas finitos. -- Parte IV Síntesis lógica multinivel: 10) Síntesis lógica multinivel; 11) Minimización multinivel; 12) Generación de pruebas automáticas de circuitos combinados; 13) Tecnología de mapeo. G.D. Hachtel, F. Somenzi. XX Diseño Lógico - Tema Principal VLSI - Diseño y Construcción VLSI - Prueba y Medición - Tema Principal Circuitos Integrados - Prueba y Medición Circuitos Integrados - Proceso de Datos - Tema Principal Diseño Asistido por Computadora Electrónica Digital Algebra Booleana Electrónica - Matemáticas Ingeniería Electrónica 621. 395 HAC 0-387-31004-5 978-0-387-31004-6 Acervo ITESO - Biblioteca 20260624000000.0 000287786